聯發科工程師 JD 那些沒寫的潛規則

在編輯部的桌上，最常出現一種對話：某位讀者拿著同一份履歷、投了 TSMC、也投了聯發科、再加上一兩家 IC 設計新創——然後問我們「為什麼這幾家的回應落差這麼大」。我們的觀察是：這些公司表面看起來都是「科技業大廠」、但在 JD 的字裡行間、我們讀到的是非常不同的招聘語境。

如果這篇文章只能留下一個結論、我們會這樣寫：同一份履歷投兩家、是我們在配對結果裡看過最常見的踩雷。這篇拆給你聽、聯發科在問的——以我們的閱讀方式——是什麼。

我們在 JD 用字裡讀到的不同訊號

把 TSMC 跟聯發科的 JD 並排讀、我們發現某些關鍵字的出現頻率有明顯差異。這不是科學統計、是編輯部閱讀經驗下的觀察——但這個觀察足以讓我們相信：兩家公司在解決的、是非常不同的問題，所以需要的也是非常不同的人。

看出來了嗎？我們的閱讀方式是——TSMC 在問「你能不能在制度內跑很久」、聯發科在問「你能不能跨過邊界把東西做出來」。一個重視服從、一個重視越界。一個追穩定、一個追交付。

我們在聯發科 JD 裡反覆看到的三個關鍵字

把上面那張對照表的右半邊放大、我們會聚焦在三個聯發科 JD 反覆出現、但很多求職者沒讀懂訊號的關鍵字。

• 「Cross-functional / 跨領域」—— 在 IC 設計公司、這不是套話。SoC 設計的本質就是讓 RTL / verification / firmware / driver / system 之間頻繁來回、每個介面都是潛在的 bug 源。我們的閱讀方式是：聯發科想要的不是「只會 Verilog」或「只會 UVM」、是能在這些介面之間做翻譯的人。履歷的回應不是列你會幾個工具、是列你跨過幾個介面。
• 「Ownership / 獨立解決問題」—— 從 JD 描述方式我們推測聯發科團隊偏小、一個工程師往往被期待從 spec 到 silicon validation 都對某個模組負責。看到這個字、我們的判讀是：「我會做 X」這種句子不夠、得寫成「我從 spec review、RTL coding、UVM verification、到 silicon bring-up，都 own 過 X 模組」——這種句子比工具清單值錢得多。
• 「Time-to-market awareness」—— 我們認為這可能是聯發科最在意的訊號之一、因為公開市場觀察：手機品牌、IoT 廠商、車廠這類 chip 客戶的 product cycle 通常是 6-12 個月、聯發科作為 chip vendor 自然會繼承這個壓力。Tape-out 延一個月、可能整顆 SoC 就錯過下一代旗艦。履歷想被讀懂、得寫的不只是「完成了」、是「在 deadline 內、做出 trade-off 然後完成了」。Trade-off 的判斷力、是我們認為聯發科最在意的軟實力之一。

速度的量化、與穩定的量化是不同的

在 TSMC 那篇我們提過——他們看的量化是「能維持多久」。聯發科的量化、我們的觀察是另一種邏輯：能不能 ship。

同樣的工程成就、寫法完全不同。我們的建議是：

• 把「時間區間」改成「時程壓力」。
  不是「連續 14 個月維持」、是「在 12 週的 tape-out window 內、完成 Module-X 的 RTL → synthesis → STA closure」。
• 把「持續穩定」改成「第一次就到位」。
  不是「年度平均 Yield 95.4%」、是「Tape-out 3 顆 SoC、其中 2 顆 first silicon working、剩 1 顆透過 firmware workaround 不影響量產」。
• 把「無重大事故」改成「限制下的取捨」。
  不是「無重大 excursion」、是「面對 area / power / timing 三方 trade-off、選擇犧牲 5% area 換取 timing margin、確保時程內 closure」。

這三組改寫的共通邏輯、我們的判讀是——聯發科想看的不只是「你做到了什麼」、是「在什麼樣的限制下、你選擇怎麼做」。

三組我們建議的改寫方向

把前面的觀察、收成三組 Before / After。提醒一下：這些是編輯部建議的方向、不是公司標準。你的真實經驗才是骨幹、我們只是幫你把骨幹放到聯發科聽得懂的位置上。